Integrated Circuit Science & Engineering

集成电路科学与工程导论
考试知识总结

本页面按期末考试常见命题方式组织：概念辨析、比较题、简答题和流程题，并通过动态图解、对比表格与考试题卡串联核心知识点。

6大知识模块
18+动态图解
66考试翻转题卡

复习抓手

先抓“为什么”：为什么半导体可控、为什么硅取代锗、为什么 CMOS 静态功耗低、为什么 FinFET/GAA 能抑制短沟道、为什么 Flash 断电不丢。

材料器件设备工艺存储传感

1. 考点总览：按题型组织

考试不是要求机械背诵全部细节，而是要能把“概念—结构—原理—优缺点—应用场景”串起来。

先看本节

概念辨析

导体/半导体/绝缘体，直接/间接禁带，ROM/RAM，干法/湿法刻蚀。

比较题

Ge 与 Si、GaN 与 SiC、SRAM/DRAM/Flash、PVD/CVD/ALD、FinFET/GAA。

简答题

CMOS 静态功耗低、闩锁效应、SOI 避免闩锁、浸没式曝光提高分辨率。

流程题

从硅砂到芯片、传统 CMOS 工艺、光刻流程、TSV 与三维堆叠。

复习优先级动态进度条越高越应优先掌握“定义 + 原因 + 对比 + 流程”的答题模板。
MOSFET / CMOS / 先进器件98%

高频简答：栅控沟道、CMOS 静态功耗、SOI/FinFET/GAA。

材料与能带95%

高频比较：导体/半导体/绝缘体、直接/间接禁带、Si/Ge、GaN/SiC。

工艺设备92%

流程关系：沉积、光刻、刻蚀、表征测试及各自作用。

制造与三维集成88%

流程题：CMOS 主线、TSV、双重图形、3D NAND / Xtacking。

存储器86%

表格对比：ROM/RAM、SRAM/DRAM/Flash、浮栅非易失。

传感器与 MEMS80%

概念辨析：电容、压阻、压电、热电、MEMS 组成。

2. 知识关系图谱

复习时不要孤立记忆。材料决定载流子和能带，器件把材料性质变成开关/放大功能，工艺设备把器件结构制造出来，存储器与传感器是典型系统应用。

图 1：知识关系图谱。流动线表示材料、器件、工艺与系统应用之间的依赖关系。

3. 发展史、摩尔定律与产业模式

从晶体管到先进 CMOS：关键节点动态轴点击节点查看“为什么重要”，按时间顺序掌握技术演进的关键原因。
1947｜晶体管诞生

分立晶体管取代真空管，使电子开关和放大器体积更小、功耗更低、可靠性更高，是集成电路的器件起点。

图 2：从晶体管到先进 CMOS 的关键节点。进度线强调技术演进的主线。

晶体管到集成电路

晶体管具备放大和开关作用，是数字逻辑和模拟放大的基础。集成电路把晶体管、电阻、电容和互联线集成在同一芯片中，显著降低体积与成本，提高可靠性。

摩尔定律易错点

摩尔定律是产业经验规律，不是严格物理定律。关键词：价格基本不变、芯片上元器件数量约每 18–24 个月增加一倍、性能随之提升。

三种半导体产业模式：真实分工图例按“产品定义—设计—制造—封测—销售/应用”拆解，避免只背三句话。
产品定义需求/规格/成本
芯片设计架构/RTL/版图
晶圆制造光刻/刻蚀/沉积
封装测试切割/封装/ATE
系统应用整机/终端/服务

IDM

同一企业覆盖设计、制造、封装测试与产品销售，像“自有芯片公司 + 自有晶圆厂 + 自有产品线”。

  • 优势：工艺与设计反馈快，产品控制力强。
  • 代价：晶圆厂重资产，产能与研发压力大。
  • 常见：存储器、功率器件、模拟器件等垂直整合企业。

Fabless

主要做芯片定义、架构设计、逻辑设计、验证、版图与销售，把晶圆制造交给 Foundry。

  • 优势：资产轻，聚焦算法、架构、市场。
  • 依赖：EDA/IP、代工厂工艺节点、封测供应链。
  • 常见：手机 SoC、AI 芯片、通信芯片等设计公司。

Foundry

主要提供晶圆制造平台、PDK、良率爬坡和量产服务，不拥有客户芯片产品定义。

  • 优势：工艺平台化，可服务多家设计公司。
  • 核心：制程研发、设备能力、良率、产能管理。
  • 边界：一般不设计客户芯片，不直接决定终端产品。
IDM：全流程垂直整合

复习答案抓手：IDM = 设计 + 制造 + 封装测试 + 产品销售。它不是“只制造”，而是把芯片产品从定义到量产的大部分环节放在同一企业体系内。

环节 IDM Fabless Foundry
产品定义/市场 自己定义并销售自有芯片产品。 自己定义产品，面向客户销售芯片或方案。 通常不定义客户产品，只提供制造服务。
架构与电路设计 内部设计团队完成。 核心工作：架构、RTL、验证、版图、流片管理。 不设计客户芯片，提供 PDK、标准单元/工艺规则支持。
晶圆制造 自有晶圆厂制造，工艺与产品协同。 外包给代工厂，依据目标制程流片。 核心工作：光刻、刻蚀、沉积、离子注入、CMP、良率提升。
封装测试 可自建或外包，常与产品线深度配合。 多外包给 OSAT/封测厂，也可自行管理供应链。 可提供部分先进封装协同，但传统封测常由专门封测厂完成。
资产特征 最重资产，设备、厂房、工艺研发投入大。 轻资产，主要投入研发、人力、IP 和市场。 极重资产，核心壁垒是制程平台、设备能力和规模产能。
最容易混淆点 不是单纯“有工厂”，而是产品与制造一体化。 不是“没有芯片”，而是没有自有晶圆厂。 不是“帮客户画芯片”，而是帮客户把设计制造出来。

4. 集成电路关键材料

材料题的本质是从能带结构和材料性质解释应用场景：Si 适合数字 IC，III-V/GaN 适合光电和高频，SiC 适合高温高压大功率。

导体 半导体 绝缘体 导带 / 未满带 价带 能带重叠或部分填充 自由电子多 → 强导电 E g 适中 导带 价带 掺杂 / 温度 / 光照 / 电场可调 可控导电性是核心 E g 大 导带 价带 电子难跃迁 → 绝缘
图 3：导体、半导体、绝缘体的能带差异。

半导体的本质

半导体不是“导电能力居中”这么简单，而是禁带宽度适中，载流子浓度能被掺杂、电场、温度、光照调控。考试答题关键词：禁带适中、导电性可控、可做开关和放大器。

直接禁带：k 对齐 间接禁带：k 不对齐 k E 释放光子 GaAs / InP / GaN：适合LED、激光器 k E 需声子参与 Si / Ge：发光效率低，偏电子器件
图 4：直接禁带与间接禁带的 k 空间差异。

直接禁带

导带最低点与价带最高点位于相同 k 位置，电子-空穴复合时容易释放光子，适合 LED、激光器、光电器件。代表：GaAs、InP、GaN。

间接禁带

导带最低点与价带最高点的 k 位置不同，需要声子参与动量守恒，发光效率低。代表：Si、Ge，更偏电子器件而非发光器件。

从一粒沙到一枚芯片：材料 → 图形 → 器件 → 互联 → 封装 硅砂 SiO₂ 提纯 单晶硅锭 切片/抛光 晶圆 氧化/沉积 图形化 光刻/刻蚀 器件形成 掺杂/退火 互联 金属化/CMP 测试封装 成品芯片 考试不要求背全部设备参数，但要能串起“材料制备、图形化、器件形成、多层互联、测试封装”的主线。
图 5：从硅砂到芯片的工艺链条。
半导体材料应用地图 从传统数字逻辑 → 高频光电 → 高压大功率 带隙/耐压/温度能力增强 Si 数字IC核心 Ge 早期晶体管 GaAs/InP 直接禁带/光电 GaN 高频小电力 SiC 高温高压大功率
图 6：常见半导体材料的应用分工。

Ge 为什么被 Si 取代？

角度 答题内容
资源与成本 硅来自二氧化硅/硅砂，地壳丰度高，成本低；锗资源少、价格高。
氧化层质量 硅可形成稳定、致密、绝缘性好的 SiO₂，适合栅氧、钝化、隔离；锗氧化物不稳定。
漏电与热稳定 硅禁带宽度大于锗，漏电更小；硅耐高温工艺能力更好。
产业生态 Si/SiO₂ 体系推动平面工艺、MOSFET 和大规模集成工艺成熟。

GaN 与 SiC 的互补关系

材料 优势 典型场景 一句话记忆
GaN 宽禁带、高频、快开关，适合高频小电力。 LED、5G 射频、快充、中低压高频功率器件。 GaN 偏高频快开关。
SiC 宽禁带、热导率高、耐高温高压，适合 1200V 以上大功率。 新能源车、光伏、轨交、车载充电器。 SiC 偏高温高压大电力。

5. 晶体管器件：MOSFET、CMOS 与先进结构

器件题的核心是“栅极电场控制沟道”。先理解 MOSFET，再理解 CMOS 为什么省电，再理解 SOI、FinFET、GAA 为什么出现。

增强型 NMOS：栅压用电场“拉出”导电沟道 P 型衬底 / Body n⁺ 源 S n⁺ 漏 D SiO₂ 栅氧层 栅极 G V_GS > V_T：表面反型，形成电子沟道 栅极绝缘，靠电场控制沟道
图 7：增强型 NMOS 的结构和导通机理。
类型 衬底/源漏 沟道载流子 阈值特征 记忆方法
增强型 NMOS P 衬底，n⁺ 源漏 电子 VT > 0，加正栅压形成沟道 本来没有沟道，正压“增强”出电子沟道。
耗尽型 NMOS P 衬底，n⁺ 源漏，有预制沟道 电子 VT < 0，负栅压耗尽沟道 本来有沟道，用反向电压耗尽。
增强型 PMOS N 衬底，p⁺ 源漏 空穴 VT < 0，加负栅压形成沟道 极性与 NMOS 相反。
耗尽型 PMOS N 衬底，p⁺ 源漏，有预制沟道 空穴 VT > 0，正栅压耗尽沟道 预制空穴沟道，正压耗尽。
CMOS 反相器：PMOS 上拉，NMOS 下拉 VDD PMOS Y NMOS GND A A=0 时 PMOS 导通，NMOS 关断 Y=1，上拉到 VDD A=1 时 PMOS 关断，NMOS 导通 Y=0，下拉到 GND 稳定状态没有 VDD 到 GND 的直流通路，所以 CMOS 静态功耗低。
图 8：CMOS 反相器的上拉/下拉关系。

CMOS 为什么静态功耗低？

稳定逻辑 0 或 1 时，PMOS 和 NMOS 中总有一个截止，VDD 到 GND 之间几乎没有直流通路，只剩微小漏电。因此静态功耗低。

不要写错

CMOS 不是“没有功耗”，而是静态功耗低。动态翻转时仍要对负载电容充放电，会产生动态功耗。

闩锁效应：寄生 PNP + NPN 形成正反馈低阻通路 寄生 PNP PMOS / n阱 / p衬底 寄生 NPN NMOS / p衬底 / n阱 互相触发 正反馈维持大电流 ESD / 电源浪涌 / 瞬态电流触发 后果：VDD 与 GND 间形成低阻路径，芯片大电流、逻辑失效甚至烧毁。SOI 可通过埋氧隔离避免闩锁。
图 9：CMOS 闩锁效应的寄生 BJT 正反馈。
晶体管结构演进：从单面控制到多面包围沟道 平面 MOSFET 栅极主要从上方控制沟道 FinFET 栅极包住鳍的多面，抑制短沟道 GAAFET 栅极四面包围纳米线/纳米片
图 10：平面 MOSFET → FinFET → GAAFET 的结构演进。
结构 出现原因 优势 关键词
SOI 体硅寄生效应和闩锁问题。 埋氧层隔离，降低寄生电容和漏电，无闩锁。 BOX、低功耗、高速、无闩锁。
FinFET 平面 MOS 缩小后短沟道效应严重。 鳍式沟道，多面栅控，提高控制能力。 三维晶体管、22nm、胡正明。
GAAFET FinFET 继续缩小仍受限制。 栅极四面包裹纳米线/纳米片，栅控更强。 环栅、纳米片、MBCFET。
CFET 进一步提高面积效率。 NFET/PFET 垂直堆叠。 垂直堆叠、未来集成密度。

6. 工艺设备：沉积、光刻、刻蚀、表征测试

工艺设备四大类：加材料 → 定图形 → 去材料 → 验结果 薄膜沉积 PVD / CVD / ALD 在晶圆上“加层” 图形制作 涂胶 / 曝光 / 显影 用光刻胶“画图” 图形刻蚀 RIE / ICP / IBE / 湿法 把图转到材料层 表征测试 SEM / TEM / AFM / 探针台 确认结构与性能 答题抓手 沉积负责形成薄膜，光刻负责定义图形，刻蚀负责转移图形，表征测试负责检查结构与性能。
图 11：制造设备四大类的功能关系。
薄膜沉积：PVD、CVD、ALD 的机理差异 PVD 物理转移 靶材 蒸发/溅射出来的原子沉积 CVD 化学反应 气相前驱体 在表面反应生成固态薄膜 ALD 原子层沉积 前驱体交替脉冲，自限制逐层生长
图 12：PVD、CVD、ALD 沉积机理对比。

PVD

材料通过物理方式从源材料转移到衬底表面。磁控溅射中，磁场约束电子，提高电离概率和溅射速率，降低基片升温。

CVD / PECVD

气相前驱体在衬底表面化学反应生成薄膜。PECVD 用等离子体增强反应活性，可较低温沉积绝缘薄膜。

ALD

前驱体交替脉冲，每轮近似沉积单原子层，强调精确、均匀、超薄、致密。

光刻：用光刻胶临时“画出”微纳图形 1 涂胶 光刻胶覆盖晶圆 2 曝光 掩模版定义图形 3 显影 胶层留下窗口 4 刻蚀/注入 图形转移到材料 5 去胶 得到永久结构 浸没式曝光为什么更清楚？ 物镜与胶之间填液体，折射率高于空气 等效提高 NA → 提高分辨率 EUV 光刻的关键词 13.5 nm 极紫外光，不能用普通透镜 反射式多层镜系统
图 13：光刻流程、浸没式曝光和 EUV 关键词。
刻蚀比较：方向性、选择比、精度、成本 湿法刻蚀 各向同性，易侧蚀 RIE 物理轰击 + 化学反应 ICP 高密度等离子体，高速深刻蚀 IBE 方向性强，精细但速率慢
图 14：湿法、RIE、ICP、IBE 的刻蚀形貌差异。
刻蚀方式 原理 优势 缺点/注意
湿法刻蚀 化学液体腐蚀未保护区域。 成本低、效率高、选择性好。 方向性差，易侧蚀，精度低，可能污染。
RIE 反应离子刻蚀，物理轰击 + 化学反应。 方向性好，图形精度较高。 可能有等离子体损伤。
ICP 电感耦合产生高密度等离子体。 高刻蚀速率、高选择比，适合深刻蚀。 设备复杂，参数控制重要。
IBE 离子束直接物理轰击。 方向性强，适合精细微纳加工。 速率慢，深刻蚀能力受限，易过刻。

7. 制造工艺与先进集成

流程题的高分写法是用“先做什么、为什么做、后面接什么”组织，而不是堆砌设备名。

传统 CMOS 工艺主线：先隔离/掺杂，再栅/源漏，最后互联测试 隔离/阱 STI + 双阱注入 栅形成 栅氧 + 多晶硅/金 属栅 LDD 轻掺杂漏降低电场 侧墙 定义源漏重掺杂边界 源漏 n⁺/p⁺ 注入 + 退火 接触孔 钨塞连接硅与金属 互联 铝/铜多层金属线 测试 参数测试与封装 复习课强调：不用死背所有设备参数，关键是理解每一步“为什么做”。
图 15：传统 CMOS 制造流程主线。

掺杂目的

在本征半导体中加入受控杂质，改变载流子类型和浓度，从而调节电学性能。施主杂质提供电子形成 N 型，受主杂质产生空穴形成 P 型。

SOI 制备

核心难点是在绝缘氧化层上形成高质量单晶硅薄层。常见技术：SIMOX、BESOI、Smart-cut。

双重图形

把密集图形拆成两次曝光/加工，使单次图形间距增大，降低光刻难度。常见 LELE、LPLE、SADP。

新型互联

包括双大马士革+单次 EUV、半大马士革+气隙、Supervia 等，目标是降低 RC 延迟和提升布线效率。

二维走线到三维堆叠：靠垂直互连提升集成密度 TSV 硅通孔 垂直金属通孔连接多层芯片/晶圆 3D NAND 不只缩小平面尺寸， 更向垂直方向要密度
图 16：TSV 与 3D NAND 三维堆叠。
技术 核心思想 考试关键词
TSV 通过穿透硅片的垂直金属通孔实现芯片/晶圆间互连。 二维到三维、垂直互连、MEMS/存储/图像传感器。
3D NAND 不只缩小平面单元，而是垂直堆叠存储单元。 堆叠提高密度，Punch-and-Plug，CuA。
Xtacking 阵列和外围电路在不同衬底加工，再晶圆键合。 长江存储、晶圆级三维集成。
Chiplet 把多个小芯片通过先进封装组成系统。 异构集成、提高良率、降低大芯片制造难度。

8. 先进存储器技术

存储器：按掉电是否丢失、速度、密度、成本来比较 半导体存储器 RAM 易失 运行中读写快，断电丢失 ROM / Flash 非易失 断电保持，适合程序和长期数据 SRAM 快、不刷新、面积大 DRAM 密度高、需刷新 Flash 浮栅存电荷，掉电不丢 存储层次 越靠CPU越快/贵/小
图 17：半导体存储器分类与存储层次。
类型 是否掉电丢失 特点 典型用途
ROM 不丢失 主要存程序、固件、常量；写入方式随类型不同。 启动代码、固件。
RAM 丢失 运行中快速读写，断电数据消失。 主存、缓存。
SRAM 丢失 速度快，不需要刷新，面积大，成本高。 Cache。
DRAM 丢失 电容存电荷，面积小密度高，但会漏电，需要周期刷新。 内存条、主存。
Flash 不丢失 浮栅/电荷陷阱存储电荷；写擦较慢，有寿命限制。 U盘、SSD、手机存储。
Flash 浮栅：用被绝缘包围的电荷表示信息 P型衬底 隧穿氧化层 浮栅 Floating gate 控制氧化层 控制栅 为什么刷机要接电源？ Flash 写入/擦除需要稳定电压。 中途断电可能导致固件损坏、系统无法启动。
图 18：Flash 浮栅结构与刷机供电原因。

EEPROM 的两个问题

一是写入/擦除速度慢于 RAM；二是写擦次数有限，长期反复擦写会带来可靠性问题。

ROM 与 RAM 区别

ROM 断电不丢，主要用于保存程序和固件；RAM 可快速读写但断电丢失，主要用于运行中的临时数据。

9. 传感器与 MEMS

传感器题重点是能说明“被测非电量如何引起电参数变化”。MEMS 则强调微结构、微传感器、微执行器和信号处理的系统集成。

传感器：把非电量转换成可测电信号 电容式 d变化 面积 A 或极距 d 改变 → C 改变 压阻效应 受力变形 → 电阻率/电阻改变 压电效应 + − 外力 → 表面产生电荷/电压 热电效应 热端 冷端 温差 → 电势差 MEMS 微机电系统 微结构 微传感器 微执行器 信号处理
图 19：四类传感器基本原理与 MEMS 组成。
类型 输入非电量 输出/变化 记忆关键词
电容式 位移、压力、加速度等 极板面积 A、间距 d 或介电常数变化导致 C 变化。 C = εA/d，面积或极距变化。
压阻式 压力、应力、形变 材料电阻率或几何尺寸变化导致电阻变化。 应变片、压力传感。
压电式 机械压力/振动 晶体表面产生电荷或电压。 正压电效应。
热电式 温差 不同端温度差产生电势差。 热电偶、塞贝克效应。

MEMS 是什么？

MEMS 是微机电系统，把微型机械结构、传感器、执行器、信号处理与控制电路集成在微尺度系统中。

典型应用

惯性传感器、压力传感器、麦克风、微镜、射频 MEMS、生物芯片、微流控器件等。

10. 常考简答题模板

为什么半导体适合集成电路？

半导体禁带宽度适中，导电性可通过掺杂、电场、温度、光照调控，因此可以构成受控开关和放大器。集成电路正是利用晶体管对电流通断和大小的控制实现逻辑、存储、放大与信号处理。

为什么直接禁带材料适合发光器件？

直接禁带材料的导带最低点和价带最高点位于相同 k 位置，电子-空穴复合时不需要声子辅助即可满足动量守恒，更容易以光子形式释放能量，因此发光效率高，适合 LED 和激光器。

为什么 CMOS 静态功耗低？

CMOS 由 PMOS 和 NMOS 互补组成。稳定逻辑状态下，总有一个晶体管截止，电源到地之间几乎没有直流通路，只存在微小漏电，因此静态功耗低。

FinFET 为什么能缓解短沟道效应？

FinFET 将平面沟道改为高而薄的鳍式沟道，栅极从多个侧面控制沟道，相比平面 MOSFET 具有更强栅控能力，能降低漏电、抑制阈值漂移和短沟道效应。

SOI 为什么能避免闩锁效应？

SOI 在器件层和硅衬底之间加入埋氧层，隔离寄生 PNPN 结构，切断寄生 BJT 正反馈通路，因此能有效避免体硅 CMOS 中的闩锁效应。

光刻、刻蚀、沉积三者关系是什么？

沉积是在晶圆表面形成薄膜；光刻是在光刻胶中定义图形；刻蚀把光刻胶图形转移到薄膜或衬底中。三者循环配合，逐层制造器件和互联结构。

RAM、ROM、Flash 怎么区分？

RAM 可快速读写但断电丢失，主要用于运行中的临时数据；ROM 断电不丢，主要保存程序和固件；Flash 属于非易失存储，可电擦写，常用于 U 盘、SSD、手机存储。

11. 翻转题卡：按老师口径整理的可能考试题

题卡按资料中的“考试重点、常考比较题、答题模板、知道即可/有印象”整理。目标是覆盖可能考法，而不是堆砌边角料；优先训练能直接写进卷面的标准表达。

当前显示：0 / 66 张 点击卡片翻面；再次点击翻回。优先掌握“必会简答 / 高频比较 / 流程理解”。
没有匹配的题卡。请换一个关键词或选择“全部”。
围绕材料、器件、设备、工艺、存储与传感主线进行复习。